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FPGAs – Métodos disponibles de depuración y análisis

FPGAs – Métodos disponibles de depuración y análisis
Artículo técnico suministrado por AFC Ingenieros S.A. y basado en información de Tektronix
Juan Ojeda (jojeda@afc-ingenieros.com)

El crecimiento en tamaño y complejidad de los diseños continúa haciendo que el proceso de su verificación sea el cuello de botella más crítico en los sistemas basados en FPGAs. El acceso limitado a las señales internas, los encapsulados avanzados de las FPGA y el ruido eléctrico en la placa de circuito impreso son factores que contribuyen a que la depuración y la verificación del diseño sea el proceso más difícil del ciclo de diseño, hasta el punto de que se puede pasar fácilmente la mayor parte del tiempo del ciclo de diseño depurando y verificando el funcionamiento de la FPGA. Como ayuda para el proceso de depuración y verificación del diseño, se requieren nuevas herramientas que faciliten la depuración del diseño al mismo tiempo que la FPGA funciona a toda su velocidad. Este artículo técnico se centra en los consejos y técnicas que pueden ayudar a ser más eficaz en la depuración de los sistemas basados en FPGAs.



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