Introducción
La explosión que experimenta la transmisión de datos en redes móviles está impulsando nuevas arquitecturas del receptor en la infraestructura de comunicación con el fin de ofrecer una mayor capacidad y más flexibilidad. Estos sistemas de radio definidos por software de próxima generación se basan en convertidores A/D de RF (RF-ADC) eficientes y capaces de muestrear en la antena así como lograr un elevado rango dinámico. El diseño de estos convertidores A/D se basa en tecnologías CMOS muy avanzadas que utilizan una arquitectura entrelazada en el tiempo (TIADC) para alcanzar unas velocidades de muestreo muy elevadas[1]. Esta arquitectura sufre errores de desajuste que varían con el tiempo[2] y exigen una calibración en tiempo real.
Este artículo describe un novedoso método de calibración en segundo plano aplicado a los errores de desajuste de ganancia y sincronización mediante algoritmos de proceso de señal digital de baja complejidad.
Errores de desajuste en TIADC de dos canales
Una manera eficiente de duplicar la velocidad de un convertidor A/D consiste en utilizar dos convertidores A/D en paralelo con relojes de muestreo desfasados. Los pequeños desajustes inevitables entre las funciones de transferencia de los subconvertidores A/D dan como resultado tonos parásitos que degradan notablemente el rango dinámico alcanzable. Existen cuatro tipos de errores en este tipo de convertidor A/D:
1. Error de offset CC
2. Error de ganancia estática
3. Error de sincronización
4. Error de ancho de banda
El error de offset CC es muy fácil de manejar en la práctica mediante calibración digital. El error de ancho de banda es el más difícil de gestionar y generalmente se mitiga poniendo el máximo cuidado en el diseño y el trazado. En este artículo nos centraremos en la calibración de los errores de ganancia y de sincronización ya que son los que contribuyen más a aumentar las pérdidas de rango dinámico.
Método de calibración propuesto
En la práctica nunca se aprovecha por completo el ancho de banda de Nyquist de un convertidor A/D y tan solo se dedica una parte a la atenuación del filtro antisolapamiento (anti-aliasing). Esta banda libre se emplea para inyectar una señal de calibración restringida. Para la calibración se selecciona una onda senoidal ya que es fácil generarla con una elevada pureza espectral, y sobre la cual se imponen dos restricciones principales:
1.Se conserva una amplitud lo suficientemente reducida como para evitar que afecte al rango dinámico, además de proporcionar la suficiente estimación. Las pruebas demuestran que el rango de -40dBFS a -35dBFS ofrece el mejor compromiso para un convertidor A/D de 14bit.
2.La frecuencia está limitada a los siguientes valores discretos con el fin de reducir la complejidad de los algoritmos de proceso de señal digital:
F_cal=(2P+S)/8K F_s (Ecuación 1)
Donde Fs es la frecuencia de muestreo de TIADC, P, K son números enteros sin signo y S=+-1 dependiendo de la ubicación de la señal de calibración respecto al borde de la zona Nyquist (ver Figura 1). Esta señal se puede generar de manera sencilla en el propio chip con un PLL de fracción N utilizando el reloj del convertidor A/D como señal de referencia. Si es escoge una K suficientemente alta, los armónicos de la señal de calibración se solaparán fuera de la banda útil, relajando así los requisitos de filtrado. El ajuste de la variación se puede lograr con un atenuador programable situado a la salida del PLL. Si x0 y x1 expresan las salidas de los dos subconvertidores A/D con la señal de calibración como entrada, se puede demostrar mediante la Ecuación 1 que estas dos señales están relacionadas por la siguiente expresión (se ha ignorado el efecto del ruido):
x_1 (n)=h_0 x_0 (n)+h_1 x_0 (n-K) (Ecuación 2)
Los coeficientes h0 y h1 de esta fórmula de filtrado lineal están directamente relacionados con los errores de ganancia g y sincronización ∆t por:
{h_0=g cos 0, h_1= S(-1)^(P+1) g sin 0
{0=w_cal (1+d),w_cal=π·[(2P+S)/4K],d=∆tF_s )
(Ecuación 3)
Este conjunto no lineal de ecuaciones se puede linealizar e invertir mediante la utilización de una aproximación de primer orden ya que los errores de desajuste son pequeños por diseño. El algoritmo de estimación consta de tres pasos:
1.La señal de calibración se extrae y cancela a partir de la salida de los subconvertidores A/D mediante un algoritmo LMS, obteniendo así las señales discretas x0 y x1. Este algoritmo necesita señales digitales de referencia de coseno/seno a la frecuencia de calibración. La señal de coseno se genera con una pequeña tabla de consulta (Look Up Table, LUT) de tamaño 4K (K < 64 en la práctica). La señal de seno se obtiene del coseno mediante un sencillo retardo de K.
2.Los coeficientes h0 y h1 se obtienen por estimación adaptativa a partir de las señales x0 y x1 extraídas mediante un algoritmo LMS como indica la Figura 2.
3.Los errores de ganancia y sincronización se calculan a continuación a partir del conjunto de ecuaciones linealizadas con la Ecuación 3.
Una vez estimados, los errores de ganancia y sincronización se usan para alimentar un motor de corrección digital. La ganancia se compensa con un sencillo multiplicador digital. La corrección del error de sincronización se obtiene con un filtro modificado de retardo fraccionario[3]. Se aprovechan las múltiples fases y la simetría para reducir la complejidad de implementación del filtro. Los motores de estimación y corrección funcionan a una velocidad de muestreo inferior a la del convertidor A/D.
Se puede prever el submuestreo para el bloque de estimación con el fin de lograr una mayor optimización.
Demostración del concepto
Se puede generar una señal de test compuesta y formada por:
•Una portadora LTE TM3.1 de 20MHz centrada en 300MHz,
•Y una onda senoidal de calibración de 253,44MHz y -35dBFS, correspondiente a S=1, K=8, P=2K, utilizando para ello la configuración de test indicada en la Figura 3.
Esta configuración proporciona un rango dinámico muy elevado gracias al convertidor D/A[4] y al amplificador digital de ganancia variable (DVGA) [5] de bajo ruido y alta linealidad. Se utiliza una TI ADC disponible comercialmente de 14bit/500Msps que integra errores de ganancia y sincronización ajustables de alta resolución. Los datos en bruto del convertidor A/D se capturaron con una FPGA y se procesaron con un algoritmo de calibración de IDT utilizando software Matlab®. Los errores de ganancia y sincronización del la TI ADC se han establecido aproximadamente en 0,5dB y 5ps, respectivamente, para simular la situación en el peor caso posible. La Figura 4 muestra los espectros de potencia de los datos antes y después de la calibración. La imagen de portadora de LTE, en -80dBFS antes de la calibración, se ha reducido en unos 30dB hasta -110dBFS tras la calibración.
La señal de calibración y su imagen han sido completamente canceladas por el algoritmo de extracción y cancelación. Estos resultados se han logrado dentro de un tiempo de convergencia de unos 200µs.
La señal de calibración se mantuvo invariable y la frecuencia central de la portadora LTE pasó de 50MHz a 400MHz con el fin de evaluar el comportamiento de la frecuencia. El rechazo de imagen resultante, tal como muestra la Figura 5, demuestra se mantiene una mejora del rango dinámico de 30dB como mínimo en las dos primeras zonas Nyquist. Como era de prever, el rechazo de imagen disminuye con la frecuencia limitada por la aportación del error de ancho de banda que no se corrige.
Conclusión
Los convertidores A/D de muestreo de RF son componentes fundamentales para los sistemas de radio definidos por software de próxima generación.
Se aprovecha la arquitectura de entrelazado en el tiempo para alcanzar elevadas velocidades de muestreo y un bajo consumo a expensas de la degradación del rango dinámico. Se ha demostrado que al inyectar una señal de calibración restringida fuera de la banda útil se mejora notablemente este rango dinámico gracias al algoritmo de calibración de baja complejidad para los errores de ganancia y sincronización.
Las medidas realizadas en el prototipo de 14bit/500Msps mostraron una mejora del rango dinámico de unos 30dB en las dos primeras zonas Nyquist. El método propuesto se puede utilizar en aplicaciones de mayor velocidad siempre que el modelo de error de desajuste de ganancia/sincronización siga siendo válido.
