Planification pour obtenir des traces de boîtier à faible impédance

Par rapport aux techniques de connexion traditionnelles, les interconnexions flip-chip offrent une meilleure alternative lorsque des performances électriques supérieures et une densité de signal élevée sont requises. Cependant, si la planification des E/S de la puce n'est pas bien planifiée et optimisée pour l'application, l'avantage d'éliminer les connexions inductives qui font de la puce retournée un choix idéal pour l'interconnexion peut être gravement affecté.

Les applications qui nécessitent une impédance de ligne de transmission inférieure à 50 Ω et une faible diaphonie entre les signaux nécessitent le routage de ces signaux en mode stripline. Le routage Stripline nécessite de placer les bosses sur la puce afin qu'il y ait un échappement optimal de la puce en mode Stripline. Par conséquent, la disposition des bornes d'E/S sur la puce doit être une priorité en fonction des caractéristiques nécessaires : les signaux les moins critiques peuvent être émis sous forme de microruban et les plus critiques sous forme de stripline.

Une disposition incorrecte entraînera une fuite indésirable de signaux critiques, affectant finalement les performances du signal et/ou obligeant le boîtier à utiliser plus de couches de substrat que nécessaire. Cela peut entraîner une augmentation significative du coût du produit.

Les dispositifs dotés d'interconnexions flip-chip sont généralement fixés à un substrat d'emballage fabriqué à l'aide de la technologie de substrat Sequential Build-Up (SBU). Un seul noyau est transformé en circuit à l'aide de processus de fabrication de substrat conventionnels, et est à son tour utilisé comme base pour construire des couches de circuit plus denses. Les couches diélectriques sont déposées symétriquement sur les faces supérieure et inférieure du noyau, en maintenant la planéité mécanique grâce à un équilibre des contraintes, soit sous forme liquide, soit sous forme de film sec, puis durcies. Des vias sont ensuite formés par perçage au laser à travers les couches diélectriques déposées pour connecter les circuits entre les couches. Le circuit est déposé au-dessus de chaque couche à l'aide d'un processus semi-additif. Ce processus d'ajout séquentiel de couches diélectriques et métalliques facilite le routage de traces métalliques avec des géométries beaucoup plus fines, avec des largeurs de trace allant jusqu'à 12 µm, ce qui n'est pas réalisable avec les procédés de gravure conventionnels.

Optimisation du routage du signal pour les applications haute fréquence

Lors de l'optimisation de l'intégrité du signal dans les applications haute fréquence, les principaux objectifs sont le contrôle de l'impédance d'interconnexion et la minimisation de la diaphonie. Si le système est conçu pour fonctionner dans un environnement de 50 Ω, chaque partie du canal de l'émetteur-récepteur doit être adaptée à cette impédance. Tout changement d'impédance dans le chemin du signal entraînera un niveau excessif de réflexions qui peuvent détruire les données et, selon la gravité du changement d'impédance, même une panne complète du système.

En supposant un environnement sans perte, l'impédance d'interconnexion est simplement un rapport de l'inductance de la structure à sa capacité. L'inductance est contrôlée par la région de la boucle formée par le signal et son chemin de retour. La capacité dépend principalement de la largeur de la piste, de la distance au chemin de retour et de la constante diélectrique du matériau qui remplit l'espace entre la piste et son chemin de retour. Plus la largeur de la piste est grande, plus sa capacité est élevée et plus son impédance est faible, et inversement.

Alors, que faut-il pour obtenir une piste de 50Ω sur un substrat flip-chip de type SBU acheminé par microruban (les couches les plus externes)? La réponse est : une largeur de piste jusqu'à 60 um de large.

Le routage des traces avec cette largeur de trace augmente non seulement la zone occupée par le substrat pour des broches d'échappement efficaces sur un appareil avec un grand nombre d'E/S, mais implique également une plus grande proximité de routage entre les traces de signal, ce qui augmente considérablement le bruit de diaphonie.

De plus, si l'application nécessite une impédance de 30 Ω, il est pratiquement impossible d'acheminer une impédance aussi faible en utilisant des largeurs de piste réalistes. Dans un environnement microruban, la capacité de la piste ne se trouve que sur une face de la piste et dépend entièrement de la largeur de cette piste.

L'intégration de la piste dans le substrat et son acheminement au format stripline résoudra ce problème. En effet, un environnement triplaque tire parti de la présence de plans de chemin de retour des deux côtés de la piste, doublant efficacement la charge capacitive et obtenant une impédance beaucoup plus faible pour les mêmes largeurs de piste. .

Décisions pour la planification de CI

La présence d'un chemin de retour propre est essentielle pour contrôler l'impédance de la voie et éviter les problèmes liés à l'intégrité du signal. Une coupe transversale de SBU en 1-2-1 a la couche supérieure suivie d'un noyau à 2 côtés, puis de la dernière couche, à laquelle les billes de soudure sont attachées. Les couches centrales ne sont généralement pas utilisées pour le routage des signaux et sont généralement réservées aux connexions des appareils à l'alimentation et à la terre.

Il n'y a donc en théorie qu'une seule couche de routage, qui est la 1ère couche microruban, et si le système nécessitait une impédance de canal de 30Ω il serait pratiquement impossible de l'atteindre sur un substrat de type 1-2-1.

En ajoutant une autre couche de routage à la construction, comme dans un substrat 2-2-2, les pistes pourraient être intégrées dans un format stripline au-dessus de la couche 2, permettant un routage à faible impédance.

Pour les appareils avec une zone de bornes limitée, le pas et le nombre d'E/S définissent la taille de la puce. Plus la taille de la puce augmente, plus son coût augmente proportionnellement. Dans une tentative d'optimisation des coûts, les broches d'E/S sont placées dans des anneaux concentriques, réduisant ainsi la taille de la puce tout en obtenant la même fonctionnalité.

Pour un pas donné dans la zone terminale, les restrictions actuelles pour la fabrication de masse peuvent permettre le routage de jusqu'à deux anneaux sur une seule couche du substrat SBU. Quatre anneaux peuvent être placés avec deux couches de routage du substrat SBU, et ainsi de suite.

Un appareil avec quatre anneaux d'E/S concentriques nécessiterait un empilement minimum de SBU de 3-2-3. Les deux anneaux extérieurs s'échapperont sur la couche 1 de l'empilement de substrat au format microruban. Afin de fournir une référence claire au routage au niveau de la couche 1, la couche 2 est souvent réservée comme chemin de retour. La couche 3 pourrait être une autre couche de routage et la 4ème couche appartient au coeur du substrat. L'empilement 3-2-3 fournit efficacement deux couches de routage pour les broches d'E/S sur la puce, telles que l'échappement et la connexion aux billes du boîtier.

Les pistes nécessitant une faible impédance seront plus adaptées au routage sur les couches internes. Mais si les broches d'E/S se trouvaient sur la périphérie externe de la puce, il serait presque impossible de les acheminer au format microruban tout en obtenant la faible impédance souhaitée. Il est donc nécessaire en pratique de les intégrer en mode triplaque.

En utilisant la même disposition d'E/S, mais en voulant avoir les rangées externes d'E/S dans un format stripline, le substrat SBU devra être une pile 4-2-4. La couche 1 est pour le chemin de retour, la couche 2 est pour le routage de trace à faible impédance, la couche 3 est réservée pour un autre chemin de retour ; la couche 4 est utilisée pour l'acheminement d'autres signaux, puis il y a la couche centrale. Ainsi, pour le même agencement d'E/S, le nombre de couches dans le substrat SBU augmente, ce qui à son tour augmente considérablement le coût du conditionnement.

Cependant, si le programme de puce avait été conçu de telle manière que les E/S nécessitant des chemins à faible impédance étaient réservées aux deux anneaux concentriques internes, et non aux deux externes, la nécessité d'ajouter un substrat supplémentaire disparaîtrait, réduisant ainsi le coût de l'encapsulation et l'obtention des performances de signal souhaitées.

En résumé, il est essentiel que la planification des puces prenne en compte les performances du système et suive un processus de conception itératif entre les équipes de conception de circuits intégrés et de conditionnement des dispositifs afin d'optimiser les performances du produit et de minimiser les coûts.

Il est également nécessaire de prendre des décisions similaires qui tiennent compte de la planification dans l'union entre l'encapsulation et la plaque pour une intégration parfaite de chaque composant dans le système.